高質(zhì)量納米線cmos器件及其制造方法及包括其的電子設(shè)備的制造方法
【專利摘要】公開了基于高質(zhì)量外延層的納米線互補金屬氧化物半導體(CMOS)器件及其制造方法及包括其的電子設(shè)備。根據(jù)實施例，CMOS器件可以包括襯底以及在襯底上形成的p型器件和n型器件。p型器件和n型器件之一可以包括：與襯底相隔開的第一半導體納米線，其中第一半導體納米線沿彎曲的縱向延伸方向延伸；至少部分環(huán)繞第一半導體納米線的外周形成的第一半導體層；在襯底上形成的隔離層，隔離層露出第一半導體層；以及在隔離層上形成的與第一半導體層相交的第一柵堆疊。
【專利說明】
高質(zhì)量納米線CMOS器件及其制造方法及包括其的電子設(shè)備
技術(shù)領(lǐng)域
[0001]本公開涉及半導體領(lǐng)域，更具體地，涉及一種基于高質(zhì)量外延層的納米線互補金屬氧化物半導體(CMOS)器件及其制造方法及包括其的電子設(shè)備。
【背景技術(shù)】
[0002]隨著半導體器件的發(fā)展，期望以迀移率高于硅(Si)的半導體材料來制作高性能半導體器件如金屬氧化物半導體場效應晶體管(MOSFET)。但是，難以形成高質(zhì)量的高迀移率半導體材料。

【發(fā)明內(nèi)容】

[0003]本公開的目的至少部分地在于提供一種基于高質(zhì)量外延層的納米線互補金屬氧化物半導體(CMOS)器件及其制造方法及包括其的電子設(shè)備。
[0004]根據(jù)本公開的一個方面，提供了一種CMOS器件，包括襯底以及在襯底上形成的P型器件和η型器件。P型器件和η型器件之一可以包括:與襯底相隔開的第一半導體納米線，其中第一半導體納米線沿彎曲的縱向延伸方向延伸;至少部分環(huán)繞第一半導體納米線的外周形成的第一半導體層;在襯底上形成的隔離層，隔離層露出第一半導體層；以及在隔離層上形成的與第一半導體層相交的第一柵堆疊。
[0005]根據(jù)本公開的另一方面，提供了一種制造CMOS器件的方法，包括在襯底上形成P型器件和η型器件。形成P型器件和η型器件之一可以包括:在襯底上形成沿彎曲的縱向延伸方向延伸的第一鰭狀結(jié)構(gòu);在形成有第一鰭狀結(jié)構(gòu)的襯底上形成第一支撐層，并將該第一支撐層構(gòu)圖為從襯底表面延伸至第一鰭狀結(jié)構(gòu)的表面并因此將第一鰭狀結(jié)構(gòu)與襯底在物理上連接的第一支撐部;去除第一鰭狀結(jié)構(gòu)靠近襯底的一部分，以形成與襯底分離的第一半導體納米線；以第一半導體納米線為種子層，生長第一半導體層;形成隔離層，其中隔離層露出第一半導體層；以及在隔離層上形成與第一半導體層相交的第一柵堆疊。
[0006]根據(jù)本公開的又一方面，提供了一種電子設(shè)備，包括由上述CMOS器件形成的集成電路。
[0007]根據(jù)本公開的實施例，可以利用相對于襯底懸置的彎曲半導體納米線作為種子層，來生長第一和/或第二半導體層，第一和/或第二半導體層可以具有高迀移率。這種懸置的彎曲種子層可以使第一和/或第二半導體層中的應力弛豫，從而有助于抑制或避免在這些半導體層中產(chǎn)生缺陷。
【附圖說明】
[0008]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0009]圖l(a)_23(c)是示意性示出了根據(jù)本公開實施例的制造半導體器件流程的示意圖；
[0010]圖24-25是示意性示出了根據(jù)本公開另一實施例的制造半導體器件流程中部分階段的示意圖。
【具體實施方式】
[0011]以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0012]在附圖中示出了根據(jù)本公開實施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。
[0013]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調(diào)轉(zhuǎn)朝向時，該層/元件可以位于該另一層/元件“下”。
[0014]根據(jù)本公開的實施例，提供了一種具有懸置鰭結(jié)構(gòu)的互補金屬氧化物半導體(CMOS)器件。具體地，在該器件中，鰭可以相對于襯底懸置。在此，所謂“懸置”，是指鰭與襯底相分離。注意，鰭與襯底之間的間隔可以被其他材料(例如，隔離層)填充。鰭可以包括高迀移率半導體材料，以改善器件性能。在此，所謂的“高迀移率”是指相對于硅(Si)的迀移率要高。高迀移率半導體材料例如Ge、SiGe或I II_V族化合物半導體等。
[0015]鰭可以是在襯底上與襯底隔開的半導體納米線上(例如，外延)形成的半導體層。在此，所謂“納米線”是指呈線狀，即其縱向延伸長度遠大于其截面尺度，且截面尺度在納米級別的結(jié)構(gòu)。這里所述的縱向，應指為與該納米線的各處截面基本垂直的方向，且平行于半導體襯底的表面。半導體納米線可以呈沿彎曲縱向延伸方向延伸的鰭狀，且相對于襯底懸置。于是，半導體層可以至少部分地環(huán)繞半導體納米線的外周形成，從而與納米線沿大致相同的方向延伸(因此呈鰭狀)且隨后可以用作器件的鰭。在此，所謂“部分地環(huán)繞”，是指沿半導體納米線的縱向延伸方向可以存在一范圍，在該范圍內(nèi)，該半導體層可以完全包封半導體納米線的外表面。也即，在該范圍內(nèi)，在與半導體納米線的縱向延伸方向垂直的截面上，該半導體層可以形成閉合圖案(例如，與半導體納米線的截面形狀相對應的矩形、多邊形等)。半導體納米線可以相對較薄(例如，厚度為約3?20nm)，且相對于襯底懸置。這樣，在生長過程中半導體納米線和該半導體層中的應力可以得以弛豫，且因此可以抑制或避免在半導體納米線或該半導體層中產(chǎn)生缺陷。
[0016]根據(jù)實施例，CMOS器件可以包括P型器件(如PFinFET)和η型器件(如nFinFET)，其中至少之一可以具有上述的彎曲納米線構(gòu)造。當然，P型器件和η型器件二者均可以具有上述的彎曲納米線構(gòu)造。在這種情況下，根據(jù)一有利實施例，一對P型器件和η型器件可以基于原本一體延伸的納米線(例如，大致呈“C”形或“S”形，該納米線隨后可以被隔離成不同部分)來制造。例如，至少部分環(huán)繞半導體納米線的第一部分外周可以形成第一半導體層，且至少部分環(huán)繞半導體納米線的第二部分外周可以形成第二半導體層。半導體納米線的第一部分和第二部分可以沿其縱向延伸方向彼此隔開。這樣，第一半導體層可以用作P型器件和η型器件之一的鰭，而第二半導體層可以用作P型器件和η型器件中另一個的鰭。
[0017]半導體納米線可以經(jīng)支撐部物理連接到襯底并因此由襯底支撐。在半導體納米線的縱向延伸方向上，半導體納米線與支撐部相連接的部分的延伸范圍可以小于半導體納米線的縱向延伸長度。這樣，當僅觀察半導體納米線、襯底和支撐部之間的位置關(guān)系(不考慮其他層結(jié)構(gòu))時，半導體納米線類似于一種懸梁構(gòu)造，支撐部類似于懸梁的錨定結(jié)構(gòu)(anchor)。
[0018]支撐部可以包括沿襯底表面延伸的橫向延伸部分以及沿大致垂直于襯底表面的方向延伸的豎直延伸部分，其中豎直延伸部分延伸至半導體納米線大致垂直于襯底表面的豎直側(cè)壁上。這樣，通過該支撐部，將半導體納米線物理連接到襯底上，并因此由襯底支撐。支撐部的豎直延伸部分可以在半導體納米線的相對兩側(cè)的豎直側(cè)壁上延伸，從而夾持半導體納米線。
[0019]支撐部可以設(shè)于鰭狀的半導體納米線沿其縱向延伸方向的兩側(cè)端部。
[0020]襯底上可以形成有隔離層，用以電隔離器件的柵堆疊和襯底。隔離層的頂面可以比第一、第二半導體層面向襯底的底面要靠近襯底，從而露出第一、第二半導體層。這樣，柵堆疊可以環(huán)繞第一、第二半導體層(即器件的鰭)。
[0021]這種半導體器件例如可以如下制作。具體地，針對P型器件和η型器件中具有彎曲納米線構(gòu)造的器件，可以在襯底上形成具有彎曲縱向延伸方向的鰭狀結(jié)構(gòu)。隨后，當去除該鰭狀結(jié)構(gòu)靠近襯底的一部分(“下部”)以得到與襯底分離的半導體納米線時，半導體納米線可以相對于襯底懸置。
[0022]為了支撐隨后將懸置的半導體納米線，可以形成支撐部。這種支撐部可以如下形成。具體地，可以在形成有鰭狀結(jié)構(gòu)的襯底上形成支撐層，并將該支撐層構(gòu)圖為從襯底表面延伸至鰭狀結(jié)構(gòu)的表面并因此將鰭狀結(jié)構(gòu)與襯底在物理上連接的支撐部。支撐層的構(gòu)圖可以利用掩模進行。在垂直于鰭狀結(jié)構(gòu)縱向延伸方向的方向上，掩模在鰭狀結(jié)構(gòu)上方延伸超出鰭狀結(jié)構(gòu)的范圍(這樣，掩模可以遮蔽支撐層在鰭狀結(jié)構(gòu)兩側(cè)的襯底表面上延伸的部分，從而該部分隨后可以得以保留)；而在鰭狀結(jié)構(gòu)的縱向延伸方向上，掩模在鰭狀結(jié)構(gòu)上方覆蓋鰭狀結(jié)構(gòu)的縱向延伸長度的僅一部分(這樣，掩模遮蔽鰭狀結(jié)構(gòu)的縱向延伸范圍的僅一部分，從而該部分隨后可以與支撐部相連)。
[0023]之后，可以去除鰭狀結(jié)構(gòu)的下部。這樣，半導體納米線相對于襯底類似于懸梁構(gòu)造，支撐部類似于懸梁的錨定結(jié)構(gòu)(anchor)，將作為懸梁的半導體納米線錨定至襯底。
[0024]為了便于去除鰭狀結(jié)構(gòu)的下部，鰭狀結(jié)構(gòu)可以包括在襯底上依次形成的犧牲層和半導體納米線材料層的疊層。例如，可以在襯底上依次形成犧牲層和半導體納米線材料層，然后可以將半導體納米線材料層和犧牲層構(gòu)圖為鰭狀結(jié)構(gòu)。在該構(gòu)圖步驟可以進行到襯底中，從而在襯底上與鰭狀結(jié)構(gòu)相對應的位置處可以具有突起。隨后，可以選擇性去除犧牲層。
[0025]由于半導體納米線懸置從而其表面露出，可以在其表面上生長另外的半導體層。
[0026]在P型器件和η型器件二者均具有彎曲納米線構(gòu)造的情況下，它們各自的鰭狀結(jié)構(gòu)(或者說納米線)可以一體形成(例如，形成為大致“C”形或“S”形)。例如，可以如上所述形成鰭狀結(jié)構(gòu)，且該鰭狀結(jié)構(gòu)的下部可去除從而形成納米線，該納米線的不同部分分別用于P型器件和η型器件。另外，針對p型器件和η型器件的支撐部可以通過對相同支撐層進行構(gòu)圖來獲得(例如，在對支撐層構(gòu)圖時，掩?？梢愿采w鰭狀結(jié)構(gòu)沿其縱向延伸方向的兩側(cè)端部，得到的支撐部可以相應地位于鰭狀結(jié)構(gòu)的兩側(cè)端部)，甚至P型器件和η型器件可以共用相同的支撐部(例如，處于二者之間的位置處)。
[0027]這種情況下，為了如上所述繞半導體納米線分別形成第一半導體層和第二半導體層，可以先遮蔽半導體納米線的一部分，以在第一器件區(qū)域露出半導體納米線的第一部分。在第一器件區(qū)域，半導體納米線的第一部分相對于襯底懸置從而其表面露出，因此可以在其表面上生長第一半導體層。于是，在充分生長的情況下，第一半導體層可以覆蓋半導體納米線的第一部分露出的所有表面。這種第一半導體層可以同半導體納米線一樣呈鰭狀，且隨后可以充當?shù)谝黄骷?例如，η型器件)的鰭。之后，可以遮蔽第一器件區(qū)域，并在第二器件區(qū)域露出半導體納米線的第二部分。在第二器件區(qū)域，半導體納米線的第二部分相對于襯底懸置從而其表面露出，因此可以在其表面上生長第二半導體層。于是，在充分生長的情況下，第二半導體層可以覆蓋半導體納米線的第二部分露出的所有表面。這種第二半導體層可以同半導體納米線一樣呈鰭狀，且隨后可以充當?shù)诙骷?例如，P型器件)的鰭。
[0028]以鰭為基礎(chǔ)，可以有多種方式來完成器件的制造。例如，可以在襯底上形成隔離層，并在隔離層上形成分別與第一半導體層和第二半導體層相交的第一柵堆疊和第二柵堆疊。隔離層的頂面可以低于第一半導體層、第二半導體層的底面。隔離層可以通過淀積電介質(zhì)如氧化物并回蝕來得到。支撐部的材料可以不同于隔離層的材料，這樣在回蝕時不會破壞支撐部。
[0029]在η型器件與P型器件的有源區(qū)之間，可以形成隔離。例如，可以在第一器件區(qū)域(例如，η型器件區(qū)域)與第二器件區(qū)域(例如，P型器件區(qū)域)之間，可以將半導體納米線分成相隔離的兩部分，并使第一半導體層和第二半導體層相隔離。這種隔離可以通過在這兩個器件區(qū)域之間的位置處(例如，在它們之間的支撐層的位置處)通過切斷來實現(xiàn)(切口中隨后可以被后繼形成的介質(zhì)層例如層間電介質(zhì)層等填充)。
[0030]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0031]如圖1(a)和1(b)(圖1(a)是俯視圖，圖1(b)是沿圖1(a)中AA'線的截面圖)所示，提供襯底1001。該襯底1001可以是各種形式的襯底，例如但不限于體半導體材料襯底如體Si襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。
[0032]在襯底1001上，例如通過外延生長，依次形成犧牲層1003和半導體納米線材料層1005。犧牲層1003可以包括與襯底1001和半導體納米線材料層1005不同的半導體材料，如SiGe(Ge的原子百分比例如為約5?20%)，厚度為約10?lOOnm。半導體納米線材料層1005可以包括合適的半導體材料，例如Si，厚度為約3?10nm。
[0033]隨后，可以對如此形成的半導體納米線材料層1005和犧牲層1003(可選地，還有襯底1001)進行構(gòu)圖，以形成鰭狀結(jié)構(gòu)。例如，這可以如下進行。
[0034]具體地，可以在半導體納米線材料層1005上形成硬掩模層。在該示例中，硬掩膜層可以包括氧化物(例如，氧化硅)層1007和多晶Si層1009。例如，氧化物層1007的厚度為約2?I Onm，多晶S i層1009的厚度為約50?120nm。在該示例中，利用圖形轉(zhuǎn)移技術(shù)，來將硬掩膜構(gòu)圖為鰭狀。為此，可以在硬掩膜層上形成構(gòu)圖(例如，通過曝光、顯影)的光刻膠PR。在此，光刻膠PR被構(gòu)圖為沿彎曲方向延伸的條狀，且其寬度(圖中水平方向上的維度)可以大致對應于兩個鰭狀結(jié)構(gòu)之間的間距。這種彎曲形狀可以是弧形、弓形、多項式曲線或其組合等。在該示例中，光刻膠PR被構(gòu)圖為大致呈“C"形。
[0035]接著，如圖2(對應于圖1(b)中的截面圖)所示，以該光刻膠PR為掩模，對多晶Si層1009(相對于氧化物層1007)進行選擇性刻蝕如反應離子刻蝕(RIE)。這樣，可以將多晶Si層1009構(gòu)圖為與光刻膠PR相對應的彎曲條狀。接著，如圖3(a)和3(b)(圖3(a)是俯視圖，圖3(b)是沿圖3(a)中AA'線的截面圖)所示，去除光刻膠PR，并在多晶Si層1009的側(cè)壁上形成側(cè)墻(spacer) 1011。本領(lǐng)域存在多種手段來形成側(cè)墻。例如，可以通過如原子層淀積(ALD)大致共形淀積一層氮化物(例如，氮化硅)，厚度例如為約3?10nm，然后對淀積的氮化物進行選擇性刻蝕如RIE(例如沿大致垂直于襯底表面的方向進行)，去除其橫向延伸部分，使得豎直延伸部分保留，以形成側(cè)墻1011。側(cè)墻1011覆蓋Si層1009的側(cè)壁。之后，如圖4 (對應于圖3
(b)中的截面圖)所示，可以選擇性去除多晶Si層1009(例如，通過TMAH溶液)
[0036]注意，盡管圖3(a)中未示出，但是在條狀多晶Si層1009的上下兩端的側(cè)壁上，也存在側(cè)墻1011，從而側(cè)墻1011繞條狀多晶Si層1009的外周形成封閉圖案。例如可以通過光刻，將側(cè)墻1011上下兩側(cè)的部分去除，從而可以將原本為封閉圖案的側(cè)墻1011分離為兩部分。每一部分對應于將要形成的鰭狀結(jié)構(gòu)，在該示例中為如圖3(a)所示的兩個“C"形條狀。
[0037]然后，如圖5所示，以側(cè)墻1011為掩模，可以依次對氧化物層1007、半導體納米線材料層1005和犧牲層1003進行選擇性刻蝕如RIE。這樣，將側(cè)墻1011的圖案轉(zhuǎn)移到下方的層中，得到鰭狀結(jié)構(gòu)。因此，刻蝕后半導體納米線材料層1005的寬度(圖中水平方向的維度)與側(cè)墻1011的寬度大致相同(例如，約3?I Onm)。在此，還可以進一步選擇性刻蝕襯底1001。因此，在與鰭狀結(jié)構(gòu)相對應的位置處，襯底1001上可以具有突起。鰭狀結(jié)構(gòu)在襯底上的投影大致位于該突起的中部。由于刻蝕的特性，刻蝕后的犧牲層1003以及襯底1001的突起可以呈從上至下逐漸變大的形狀。之后，可以選擇性去除側(cè)墻1011，還可以進一步選擇性去除氧化物層1007，如圖6所示。
[0038]盡管在以上利用圖形轉(zhuǎn)移技術(shù)來形成鰭狀結(jié)構(gòu)，但是本公開不限于此。例如，可以直接在半導體納米線材料層1005上形成彎曲鰭狀的光刻膠，并以光刻膠為掩模，選擇性刻蝕半導體納米線材料層1005、犧牲層1003和襯底1001，以形成彎曲鰭狀結(jié)構(gòu)?；蛘?，也可以在硬掩膜層上直接形成彎曲鰭狀的光刻膠，利用光刻膠將硬掩膜構(gòu)圖為彎曲鰭狀，并利用彎曲鰭狀的硬掩膜依次選擇性刻蝕半導體納米線材料層1005、犧牲層1003和襯底1001，以形成彎曲鰭狀結(jié)構(gòu)。
[0039]在此，示出了兩個鰭狀結(jié)構(gòu)。但是，本公開不限于此，例如可以形成更多或更少的鰭狀結(jié)構(gòu)。另外，鰭狀結(jié)構(gòu)的布局可以根據(jù)器件需要不同地設(shè)計。
[0040]在形成鰭狀結(jié)構(gòu)之后，可以形成支撐部。例如，如圖7所示，可以在形成有鰭狀結(jié)構(gòu)的襯底上，例如通過ALD，以大致共形的方式，淀積氧化物層1015和氮化物層1017。氧化物層1015的厚度可以為約I?10nm，氮化物層1017的厚度可以為約2?15nm。之后，如圖8中的俯視圖所示，可以在圖7所示的結(jié)構(gòu)上形成構(gòu)圖的光刻膠1019。該光刻膠1019被構(gòu)圖為覆蓋鰭狀結(jié)構(gòu)沿其縱向延伸方向的兩側(cè)(圖中上下兩側(cè))的端部，并沿圖中的水平方向延伸。這里需要指出的是，在圖8的俯視圖中，僅為方便起見，并未示出氮化物層1017隨襯底上鰭狀結(jié)構(gòu)而起伏的形貌，以下俯視圖中同樣如此。
[0041 ] 隨后，如圖9(a)、9(b)和9(c)(圖9(a)是俯視圖，圖9(b)是沿圖9(a)中AA'線的截面圖，圖9(c)是沿圖9(a)中AlAV線的截面圖)所示，以光刻膠1019為掩模，例如通過RIE(相對于氧化物層1015)選擇性去除氮化物層1017。這樣，如圖9(c)所示，氮化物層1017留在鰭狀結(jié)構(gòu)兩側(cè)(圖9(a)中上下兩側(cè))的端部，并延伸到襯底1001的表面上。這樣，氮化物層1017將鰭狀結(jié)構(gòu)與襯底1001在物理上連接，并因此可以支撐鰭狀結(jié)構(gòu)(特別是在如下所述去除犧牲層1003之后)。之后，可以去除光刻膠1019。
[0042]在該實施例中，形成了氧化物層和氮化物層的疊層結(jié)構(gòu)的支撐層，并將該支撐層構(gòu)圖為支撐部。但是，本公開不限于此。支撐層可以包括各種合適的電介質(zhì)材料。在隨后去除支撐部的實施例中，支撐層甚至還可以包括半導體材料或?qū)щ姴牧稀?br>[0043]在此需要指出的是，僅為了圖示方便起見，圖9(c)所示的截面圖與圖9(a)所示的俯視圖在位置上有偏移(特別是圖9(c)中兩個鰭狀結(jié)構(gòu)的位置)。以下相應截面圖中同樣如此。即，無論截面的截取位置如何，在截面圖中均在相同位置示出了鰭狀結(jié)構(gòu)。這并不影響本領(lǐng)域技術(shù)人員理解本公開的實質(zhì)。
[0044]之后，如圖10(a)和10(b)(圖10(a)對應于圖9(b)中的截面圖，圖10(b)對應于圖9
(c)中的截面圖)所示，可以通過例如RIE，(相對于Si材料的襯底1001和半導體納米線材料層1005、SiGe材料的犧牲層1003以及氮化物層1017)，選擇性去除氧化物層1015。如圖10(a)所示，鰭狀結(jié)構(gòu)的中部被完全露出；此外，如圖10(b)所示，在鰭狀結(jié)構(gòu)的兩側(cè)端部處，氧化物層1015被氮化物層1017覆蓋，并可以得以保留。然后，如圖11(a)和ll(b)(分別對應于圖10(a)和10(b)的截面圖)所示，可以通過例如濕法腐蝕，(相對于Si材料的襯底1001和半導體納米線材料層1005)選擇性去除犧牲層1003。這樣，在半導體納米線材料層1005和襯底1001之間形成間隔1021。在此，半導體納米線材料層1005構(gòu)成了納米線結(jié)構(gòu)，且其截面大致呈方形(邊長為約3?1nm)。
[0045]如圖11 (a)和11(b)所示，半導體納米線1005通過間隔1021與襯底1001隔開，大致平行于襯底表面延伸，并經(jīng)支撐部1015/1017而被襯底1001支撐。支撐部1015/1017包括在襯底1001的表面上延伸的橫向延伸部分以及沿大致垂直于襯底表面的方向延伸的豎直延伸部分。在該示例中，豎直延伸部分可以包括沿襯底1011的突起的表面延伸的部分、沿犧牲層1003(已經(jīng)去除)的表面延伸的部分以及沿半導體納米線1005的豎直側(cè)壁延伸的部分。這樣，支撐部1015/1017將半導體納米線1005物理連接到襯底1001，從而可以支撐半導體納米線1005。支撐部1015/1017可以在半導體納米線1005的相對兩側(cè)(圖中左右兩側(cè))的豎直側(cè)壁上延伸，從而夾持半導體納米線，以便更為穩(wěn)定地支撐半導體納米線1005。在半導體納米線1005的縱向延伸方向上，半導體納米線1005與支撐部1015/1017相連接部分的延伸范圍小于半導體納米線1005的縱向延伸長度。在此，所謂“縱向延伸方向”是指半導體納米線1005的長度方向，與之后形成的溝道區(qū)的長度方向基本上一致，也即，從源區(qū)到漏區(qū)的方向或者反之亦然。這樣，半導體納米線1005相對于襯底1001，形成類似于懸梁的構(gòu)造，該懸梁通過支撐部1015/1017錨定到襯底1001。
[0046]在以上示例中，支撐部除了氮化物層1017之外，還包括氧化物層1015，但是本公開不限于此。例如，在以上結(jié)合圖7描述的操作中，可以不形成氧化物層1015，而直接形成氮化物層1017。這樣，同樣可以按以上結(jié)合圖8-ll(b)描述的方式進行后繼操作。當然，支撐部也可以是其他電介質(zhì)材料或疊層結(jié)構(gòu)。
[0047]另外，用來構(gòu)圖支撐部的掩模1019(參見圖8)不限于上述形狀。一般地，在垂直于鰭狀結(jié)構(gòu)縱向延伸方向的方向上，掩模在鰭狀結(jié)構(gòu)上方可以延伸超出鰭狀結(jié)構(gòu)的范圍。這樣，掩?？梢愿采w氮化物層1017在襯底1001(突起之外的)表面上延伸的部分，這部分隨后可以保留(充當支撐部的底座)。另一方面，在鰭狀結(jié)構(gòu)的縱向延伸方向上，掩模在鰭狀結(jié)構(gòu)上方可以覆蓋鰭狀結(jié)構(gòu)的縱向延伸長度的僅一部分。這樣，可以形成類似懸梁-錨定結(jié)構(gòu)的配置。
[0048]之后，可以遮蔽半導體納米線的一部分(例如，如圖8所示的下半部)，以在第一器件區(qū)域(例如，如圖8所示的上半部區(qū)域)露出半導體納米線。
[0049]具體地，如圖12(a)和12(b)(分別對應于圖11(a)和11(b)的截面圖)所示，例如通過ALD，在圖11(a)和11(b)所示的結(jié)構(gòu)上形成遮蔽層。在此，遮蔽層可以包括以大致共形的方式淀積的氧化物層1023(厚度例如為約2?5nm)和氮化物層1025(厚度例如為約2?5nm)。這樣，遮蔽層將之前在襯底上所形成的結(jié)構(gòu)完全遮蔽。
[0050]然后，可以將該遮蔽層構(gòu)圖為遮蔽半導體納米線的一部分而在第一器件區(qū)域露出半導體納米線的第一部分。
[0051 ]例如，如圖13(a)_13(e)(圖13(a)是俯視圖，圖13(b)是沿圖13(a)中AA'線的截面圖，圖13(c)是沿圖13(a)中AlAl'線的截面圖，圖13(d)是沿圖13(a)中A2A2'線的截面圖，圖13(e)是沿圖13(a)中A3A3'線的截面圖)所示，在遮蔽層上形成光刻膠1027，并通過光刻(曝光、顯影等)將光刻膠1027構(gòu)圖為覆蓋半導體納米線的下半部(對應于第二器件區(qū)域)，并沿圖中的水平方向延伸。
[0052]隨后，如圖14(a)_14(d)(分別對應于圖13(b)_13(e)的截面圖)所示，以光刻膠1027為掩模，例如通過RIE(相對于氧化物層1023)選擇性去除氮化物層1025。之后，可以去除光刻膠1027。這樣，如圖14(a)和14(c)所示，在第一器件區(qū)域中，氮化物層1025被去除;而在第二器件區(qū)域中，如圖14(b)和14(d)所示，氮化物層1025得以保留。然后，例如通過RIE(相對于氮化物)，選擇性去除氧化物層1023。于是，如圖15(a)-15(d)(分別對應于圖14(a)-14(d)的截面圖)所示，在第一器件區(qū)域中，遮蔽層(1023、1025)被去除；而在第二器件區(qū)域中，遮蔽層(1023、1025)得以保留。
[0053]于是，半導體納米線在第一器件區(qū)域中露出，而在第二器件區(qū)域中被遮蔽。
[0054]然后，如圖16(a)和16(b)(圖16(a)是俯視圖，圖16(b)是沿圖16(a)中AA'線的截面圖)所示，在第一器件區(qū)域中，可以在半導體納米線1005上生長第一半導體層1029。在此，第一半導體層1029可以包括高迀移率材料，例如Ge、SiGe或II1-V族化合物半導體如InSb、InGaSb、InAs、GaAs、InGaAs、AlSb、InP、三族氮化物等，厚度可以為約5?15nm。在該示例中，第一半導體層1029可以適于形成例如η型器件。在化合物半導體如SiGe的情況下，其成分(例如，Ge原子百分比)可以漸變，使得例如從與半導體納米線1005(在此，Si)的晶格常數(shù)相差較少變?yōu)榕c半導體納米線1005的晶格常數(shù)相差較大，以便抑制位錯或缺陷的生成。
[0055]這種生長可以是選擇性生長，從而第一半導體層1029只在半導體材料的半導體納米線1005(以及襯底1001)的表面上生長?？梢钥刂频谝话雽w層1029的生長，使得其沒有完全填滿半導體納米線1005與襯底1001之間的間隔1021。由于半導體納米線1005的懸置構(gòu)造，在生長過程中半導體納米線1005和第一半導體層1029中的應力可以得以弛豫。
[0056]此外，如圖16(a)所示，第一半導體層1029如Ge、SiGe或II1-V族化合物半導體層的晶格常數(shù)通常大于硅的晶格常數(shù)，因此以硅的半導體納米線1005為種子生長的第一半導體層1029的長度相對于半導體納米線1005將增大。于是，如圖中箭頭所示，第一半導體層1029的中心相對于半導體納米線1005原本的中心將向左側(cè)偏移。這有助于在生長過程中釋放應力。
[0057]于是，可以抑制或避免半導體納米線1005或第一半導體層1029中產(chǎn)生缺陷，這有助于改善器件性能(例如，降低關(guān)態(tài)漏電流以及提升開態(tài)電流)。
[0058]在該示例中，半導體納米線1005露出的表面均被第一半導體層1029覆蓋。當然，襯底1001的表面上也可以生長有第一半導體層1029。
[0059]在該示例中，在第一器件區(qū)域中，沿半導體納米線的縱向延伸方向，除了支撐部所占據(jù)的縱向延伸范圍之外，在其余縱向延伸范圍處，第一半導體層1029完全包封半導體納米線1005的外周。這樣，在與半導體納米線1005的縱向延伸方向垂直的截面(S卩，圖16(b)所示的截面)上，第一半導體層1029形成閉合圖案(該示例中為矩形)。當然，該閉合圖案由半導體納米線1005在該截面處的圖案所定，可以為其他形狀例如多邊形。由于如上所述半導體納米線1005呈納米線的形狀，從而第一半導體層1029可以呈繞該納米線外周的納米線(或者更具體地，納米管)的形狀。
[0060]如此形狀的第一半導體層1029隨后可以充當?shù)谝黄骷啮挕?br>[0061]之后，可以按照同樣的方式對第二器件區(qū)域(如圖16(a)所示的下半部區(qū)域)進行處理，以在第二器件區(qū)域形成第二器件的鰭。
[0062]具體地，可以遮蔽第一器件區(qū)域，并在第二器件區(qū)域露出半導體納米線。
[0063]例如，如圖17(a)_17(e)(圖17(a)是俯視圖，圖17(b)是沿圖17(a)中AA'線的截面圖，圖17(c)是沿圖17(a)中AlAl'線的截面圖，圖17(d)是沿圖17(a)中A2A2'線的截面圖，圖17(e)是沿圖17(a)中A3A3'線的截面圖)所示，例如通過ALD，在圖16(a)和16(b)所示的結(jié)構(gòu)上形成遮蔽層。在此，遮蔽層可以包括以大致共形的方式淀積的氧化物層1031(厚度例如為約2?5nm)和氮化物層1033(厚度例如為約2?5nm)。這樣，遮蔽層將之前在襯底上所形成的結(jié)構(gòu)完全遮蔽。
[0064]然后，可以將該遮蔽層構(gòu)圖為遮蔽第一器件區(qū)域而在第二器件區(qū)域露出半導體納米線的第二部分。
[0065]如圖17(a)_17(e)所示，在遮蔽層上形成光刻膠1035，并通過光刻(曝光、顯影等)將光刻膠1035構(gòu)圖為覆蓋半導體納米線的上半部(對應于第一器件區(qū)域)，并沿圖中的水平方向延伸。
[0066]在此需要指出的是，在圖17(a)的俯視圖中，僅為圖示方便起見，未示出半導體納米線1005以及第一半導體層1029上形成的遮蔽層(1023、1025、1031、1033)。
[0067]隨后，如圖18(a)_18(d)(分別對應于圖17(b)_17(e)的截面圖)所示，以光刻膠1035為掩模，例如通過RIE，依次選擇性刻蝕氮化物層1033(相對于氧化物層1031)、氧化物層1031(相對于氮化物層1025)、氮化物層1025(相對于氧化物層1023)以及氧化物層1023(相對于氮化物層1017)。之后，可以去除光刻膠1035。這樣，如圖18(b)和18(d)所示，在第二器件區(qū)域中，遮蔽層(1031、1033)被去除；而在第一器件區(qū)域中，遮蔽層(1031、1033)得以保由ο
[0068]于是，半導體納米線在第二器件區(qū)域中露出，而在第一器件區(qū)域中被遮蔽。
[0069]然后，如圖19(a)和19(b)(圖19(a)是俯視圖，圖19(b)是沿圖19(a)中AlAV線的截面圖)所示，在第二器件區(qū)域中，可以在半導體納米線1005上生長第二半導體層1039。在此，第一半導體層1039可以包括高迀移率材料，例如Ge、SiGe或II1-V族化合物半導體如InSb、InGaSb、InAs、GaAs、InGaAs、AlSb、InP、三族氮化物等，厚度可以為約5?15nm。在該示例中，第二半導體層1039可以適于形成例如P型器件。在化合物半導體如SiGe的情況下，其成分(例如，Ge原子百分比)可以漸變，使得例如從與半導體納米線1005(在此，Si)的晶格常數(shù)相差較少變?yōu)榕c半導體納米線1005的晶格常數(shù)相差較大，以便抑制位錯或缺陷的生成。
[0070]這種生長可以是選擇性生長，從而第二半導體層1039只在半導體材料的半導體納米線1005(以及襯底1001)的表面上生長?？梢钥刂频诙雽w層1039的生長，使得其沒有完全填滿半導體納米線1005與襯底1001之間的間隔1037。由于半導體納米線1005的懸置構(gòu)造，在生長過程中半導體納米線1005和第二半導體層1039中的應力可以得以弛豫。
[0071]此外，如圖19(a)所示，第二半導體層1039如Ge、SiGe或II1-V族化合物半導體層的晶格常數(shù)通常大于硅的晶格常數(shù)，因此以硅的半導體納米線1005為種子生長的第二半導體層1039的長度相對于半導體納米線1005將增大。于是，如圖中箭頭所示，第二半導體層1039的中心相對于半導體納米線1005原本的中心將向左側(cè)偏移。這有助于在生長過程中釋放應力。
[0072]于是，可以抑制或避免半導體納米線1005或第二半導體層1039中產(chǎn)生缺陷，這有助于改善器件性能(例如，降低關(guān)態(tài)漏電流以及提升開態(tài)電流)。
[0073]在該示例中，半導體納米線1005露出的表面均被第二半導體層1039覆蓋。當然，襯底1001的表面上也可以生長有第二半導體層1039。
[0074]在該示例中，在第二器件區(qū)域中，沿半導體納米線的縱向延伸方向，除了支撐部所占據(jù)的縱向延伸范圍之外，在其余縱向延伸范圍處，第二半導體層1039完全包封半導體納米線1005的外周。這樣，在與半導體納米線1005的縱向延伸方向垂直的截面(S卩，圖19(b)所示的截面)上，第二半導體層1039形成閉合圖案(該示例中為矩形)。當然，該閉合圖案由半導體納米線1005在該截面處的圖案所定，可以為其他形狀例如多邊形。由于如上所述半導體納米線1005呈納米線的形狀，從而第二半導體層1039可以呈繞該納米線外周的納米線(或者更具體地，納米管)的形狀。
[0075]如此形狀的第二半導體層1029隨后可以充當?shù)诙骷啮挕?br>[0076]之后，可以通過選擇性刻蝕如RIE，去除第一器件區(qū)域中的遮蔽層(1031、1033)。在去除過程中，為了保護半導體層(特別是當前暴露在外的第二半導體層1039)，可以在第二器件區(qū)域中形成光刻膠以覆蓋第二半導體層。在去除遮蔽層之后，可以去除這種光刻膠。
[0077]在通過上述處理形成鰭1029和1039之后，可以形成與鰭相交的柵堆疊，并形成最終的半導體器件(例如,FinFET)。
[0078]為了隔離柵堆疊和襯底，如圖20(a)和20(b)(分別對應于圖18(a)和18(b)的截面圖)在襯底1001上(在該示例中，在襯底1001上形成的第一半導體層1029、第二半導體層1039上)首先形成隔離層1041。這種隔離層例如可以通過在襯底上淀積電介質(zhì)材料如氧化物，且然后進行回蝕來形成。在回蝕過程中，控制回蝕深度，使得得到的隔離層1041能夠露出第一半導體層1029、第二半導體層1039。在此，隔離層1041的頂面可以低于第一半導體層1029、第二半導體層1039的底面。
[0079]隨后，可以在隔離層1025上形成與鰭相交的柵堆疊。例如，這可以如下進行。
[0080]具體地，可以在隔離層1041上依次形成犧牲柵介質(zhì)層1043和犧牲柵導體層1045。例如，犧牲柵介質(zhì)層1043可以包括厚度為約0.3?2nm的氧化物(例如，S12或GeO2)，犧牲柵導體層1045可以包括多晶硅?？梢詫奚鼥艑w層1045進行平坦化處理如化學機械拋光(CMP)0
[0081 ]由于第一半導體層1029、第二半導體層1039的懸置狀態(tài)，犧牲柵介質(zhì)層1043可以形成為至少部分環(huán)繞第一半導體層1029、第二半導體層1039的外周。而且，在隔離層1041的表面上，也可以形成有柵介質(zhì)層的材料。
[0082]接著，如圖21(a)_21(c)(圖21(a)是俯視圖，圖21(b)是沿圖21(a)中AA'線的截面圖，圖21(c)是沿圖21(a)中AlAl'線的截面圖)所示，可以通過例如光刻，將犧牲柵介質(zhì)層1043和犧牲柵導體層1045構(gòu)圖為犧牲柵堆疊。在此，示出了與第一半導體層1029相交的犧牲柵堆疊以及與第二半導體層1039相交的犧牲柵堆疊。在該示例中，有兩個犧牲柵堆疊與同一鰭狀結(jié)構(gòu)相交。但是，本公開不限于此。例如，可以有更多柵堆疊與同一鰭狀結(jié)構(gòu)相交。犧牲柵堆疊的布局可以根據(jù)器件設(shè)計而定。
[0083]圖21(a)_21(c)示出了犧牲柵導體層1045已被構(gòu)圖，而犧牲柵介質(zhì)層1043尚未被構(gòu)圖的情況。可以構(gòu)圖的犧牲柵導體層1045為掩模，對犧牲柵介質(zhì)層1043進行構(gòu)圖。
[0084]在CMOS的情況下，可以將η型器件和P型器件彼此隔離。例如，如圖22的俯視圖所示，可以通過例如光刻，在第一器件區(qū)域和第二器件區(qū)域之間的位置(圖中的中部)，將半導體納米線1005(以及之上形成的第一半導體層1029和第二半導體層1039)切斷。切口可以被隨后形成的電介質(zhì)層(例如，層間電介質(zhì)層1049)填充。
[0085]接著，如圖23(a)_23(c)(圖23(a)是俯視圖，圖23(b)是沿圖23(a)中AA'線的截面圖，圖23(c)是沿圖23(a)中AlAV線的截面圖)所示，可以完成器件制造。
[0086]具體地，在形成犧牲柵堆疊之后，例如可以犧牲柵堆疊為掩模，進行暈圈(halo)注入和延伸區(qū)(extens1n)注入。接下來，可以在犧牲柵堆疊的側(cè)壁上形成柵側(cè)墻1047(例如，氮化物)。然后，可以犧牲柵堆疊及柵側(cè)墻為掩模，進行源/漏(S/D)注入。隨后，可以通過退火，激活注入的離子，以在犧牲柵堆疊兩側(cè)(圖23(a)的俯視圖中上下兩側(cè))在第一半導體層1029、第二半導體層1039中形成源/漏區(qū)。在CMOS的情況下，可以分別對第一半導體層1029和第二半導體層1039進行不同的注入(例如，對第一半導體層1029進行η型注入，對第二半導體層1039進行P型注入)。在對其中一個半導體層進行注入時，可以遮蔽另一半導體層(例如，通過光刻膠)。
[0087]之后，可以形成層間電介質(zhì)層1049(例如，氧化物)?？梢詫娱g電介質(zhì)層1049進行平坦化處理如CMP，CMP可以停止于柵側(cè)墻1047，從而露出犧牲柵導體層1045?？梢酝ㄟ^選擇性刻蝕，去除犧牲柵導體層1045和犧牲柵介質(zhì)層1043。接著，在由于犧牲柵導體層1045和犧牲柵介質(zhì)層1043而在柵側(cè)墻1047內(nèi)側(cè)留下的柵槽內(nèi)，可以填充柵介質(zhì)層(例如，高K柵介質(zhì))和柵導體層(例如，金屬柵導體)，以形成最終的柵堆疊。在此，對于第一器件，柵介質(zhì)層1051和柵導體層1053可以包括適于η型器件的材料;對于第二器件，柵介質(zhì)層1055和柵導體層1057可以包括適于P型器件的材料。在高K柵介質(zhì)/金屬柵導體的情況下，在柵介質(zhì)層和柵導體層之間還可以形成功函數(shù)調(diào)節(jié)層(未示出)。
[0088]本領(lǐng)域技術(shù)人員知道多種方式來以鰭為基礎(chǔ)制作器件，在此對于形成鰭之后的工藝不再贅述。
[0089]各柵堆疊與相應的鰭(1029、1039)構(gòu)成相應的器件如η型或p型FinFET。根據(jù)器件設(shè)計，這些器件可以相連接(例如，通過金屬互連)或者相隔離。如圖所示，半導體器件可以包括與襯底1001相隔開的半導體納米線1005，半導體納米線1005經(jīng)支撐部1015/1017而物理連接到襯底1001(參見圖12(b))。繞半導體納米線1005的外周，形成有第一半導體層1029或第二半導體層1039，充當該器件的鰭。此外，該器件還包括隔離層1041以及在隔離層1041上形成的與鰭(1029、1039)相交的柵堆疊(1051、1053或1055、1057)。柵堆疊可以至少部分環(huán)繞相應的鰭(1029、1039)。
[0090]在該實施例中，在最終的器件結(jié)構(gòu)中，保留了支撐部。但是，本公開不限于此。支撐部也可以被選擇性(至少部分)去除(例如，在形成柵堆疊之后)，其去除而導致的空間隨后例如可以被其他電介質(zhì)層填充。
[0091]在以上實施例中，在半導體納米線的兩側(cè)端部形成了支撐部，并可以將彎曲鰭狀結(jié)構(gòu)的兩端固定，這對于彎曲的鰭狀結(jié)構(gòu)特別有利。但是本公開不限于此，在兩側(cè)端部之外或者代替兩側(cè)端部，也可以在半導體納米線的其他部位(例如，中部)處形成支撐部。
[0092]盡管在以上實施例中，P型器件和η型器件均形成為具有彎曲納米線構(gòu)造，但是本公開不限于此。例如，P型器件和η型器件之一可以具有彎曲納米線構(gòu)造，而另一方可以具有其他構(gòu)造(例如，直線納米線構(gòu)造，通過將鰭狀結(jié)構(gòu)形成為直線形來獲得)。
[0093]此外，在以上實施例中，將繞同一鰭狀結(jié)構(gòu)形成的同一納米線的不同部分分別用于P型器件和η型器件，但是本公開不限于此。例如，基于同一納米線可以形成一種類型如P型的器件，而基于另一納米線可以形成另一類型如η型的器件。當然，基于同一納米線形成的器件數(shù)目不限于2，可以更少或者更多。
[0094]在以上實施例中，形成了大致“C”形的彎曲鰭狀結(jié)構(gòu)，但是本公開不限于此，可以形成各種彎曲形狀，例如弧形、弓形、多項式曲線等或其組合。例如，如圖24所示，在以上結(jié)合圖1(a)描述的操作中，可以將光刻膠PR構(gòu)圖為大致“S”形，而不是大致“C"形。其他操作可以如上所述進行。這樣，可以在以上結(jié)合圖16(a)和16(b)描述的操作中，在“S”形的半導體納米線的第一部分(圖中上半部)上生長第一半導體層1029，并可以在以上結(jié)合圖19(a)和19(b)描述的操作中，在“S”形的半導體納米線的第二部分(圖中下半部)上生長第二半導體層1039，如圖25所示。如上所述，第一半導體層1029、第二半導體層1039的長度同樣可以相對于半導體納米線1005變大。這樣，如圖25中的箭頭所述，第一半導體層1029、第二半導體層1039的中心相對于半導體納米線1005原本的中心將偏移。這有助于在生長過程中釋放應力。更具體地，中心可以向彎曲形狀的凸出一側(cè)偏移(“S”形上半部向左側(cè)偏移，而“S”形下半部向右側(cè)偏移)。之后，可以按上述方式，形成與“S”形鰭相交的柵堆疊。
[0095]根據(jù)本公開實施例的CMOS器件可以應用于各種電子設(shè)備。例如，通過集成多個這樣的CMOS器件以及其他器件(例如，其他形式的晶體管等)，可以形成集成電路(1C)，并由此構(gòu)建電子設(shè)備。因此，本公開還提供了一種包括上述半導體器件的電子設(shè)備。電子設(shè)備還可以包括與集成電路配合的顯示屏幕以及與集成電路配合的無線收發(fā)器等部件。這種電子設(shè)備例如智能電話、平板電腦(PC)、個人數(shù)字助手(PDA)等。
[0096]根據(jù)本公開的實施例，還提供了一種芯片系統(tǒng)(SoC)的制造方法。該方法可以包括上述制造半導體器件的方法。具體地，可以在芯片上集成多種器件，其中至少一些是根據(jù)本公開的方法制造的。
[0097]在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細節(jié)并沒有做出詳細的說明。但是本領(lǐng)域技術(shù)人員應當理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結(jié)合使用。
[0098]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權(quán)利要求及其等價物限定。不脫離本公開的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應落在本公開的范圍之內(nèi)。
【主權(quán)項】
1.一種互補金屬氧化物半導體(CMOS)器件，包括: 襯底；以及 在襯底上形成的P型器件和η型器件， 其中，P型器件和η型器件之一包括: 與襯底相隔開的第一半導體納米線，其中第一半導體納米線沿彎曲的縱向延伸方向延伸； 至少部分環(huán)繞第一半導體納米線的外周形成的第一半導體層； 在襯底上形成的隔離層，隔離層露出第一半導體層；以及 在隔離層上形成的與第一半導體層相交的第一柵堆疊。2.根據(jù)權(quán)利要求1所述的CMOS器件，其中，P型器件和η型器件中另外一個包括: 與襯底相隔開的第二半導體納米線，其中第二半導體納米線沿彎曲的縱向延伸方向延伸； 至少部分環(huán)繞第二半導體納米線的外周形成的第二半導體層，其中隔離層露出第二半導體層；以及 在隔離層上形成的與第二半導體層相交的第二柵堆疊。3.根據(jù)權(quán)利要求2所述的CMOS器件，其中， 第一半導體層和第二半導體層包括不同的材料，和/或 第一柵堆疊和第二柵堆疊包括不同的配置。4.根據(jù)權(quán)利要求2所述的CMOS器件，其中，第一半導體納米線和第二半導體納米線的縱向延伸方向大致沿同一曲線延伸。5.根據(jù)權(quán)利要求4所述的CMOS器件，其中， 第一半導體納米線構(gòu)成C形曲線的一部分，而第二半導體納米線構(gòu)成C形曲線的另一部分;或者 第一半導體納米線構(gòu)成S形曲線的一部分，而第二半導體納米線構(gòu)成S形曲線的另一部6.根據(jù)權(quán)利要求2所述的CMOS器件，其中，第一半導體層位于第一半導體納米線與第一柵堆疊之間，第二半導體層位于第二半導體納米線與第二柵堆疊之間。7.根據(jù)權(quán)利要求4所述的CMOS器件，其中，第一半導體納米線與第二半導體納米線通過電介質(zhì)層相隔離，且第一半導體層與第二半導體層通過該電介質(zhì)層相隔離。8.根據(jù)權(quán)利要求2所述的CMOS器件，還包括:支撐部，第一半導體納米線和/或第二半導體納米線經(jīng)支撐部而在物理上連接到襯底。9.根據(jù)權(quán)利要求8所述的CMOS器件，其中，在半導體納米線的縱向延伸方向上，半導體納米線與支撐部相連接的部分的延伸范圍小于半導體納米線的縱向延伸長度。10.根據(jù)權(quán)利要求8所述的CMOS器件，其中，支撐部包括沿襯底表面延伸的橫向延伸部分以及沿大致垂直于襯底表面的方向延伸的豎直延伸部分，其中豎直延伸部分延伸至半導體納米線大致垂直于襯底表面的豎直側(cè)壁上。11.根據(jù)權(quán)利要求10所述的CMOS器件，其中，支撐部的豎直延伸部分在半導體納米線的相對兩側(cè)的豎直側(cè)壁上延伸，從而夾持半導體納米線。12.根據(jù)權(quán)利要求1O所述的CMOS器件，其中， 在襯底上與半導體納米線相對應的位置處，襯底具有突起， 支撐部的豎直延伸部分中的一部分沿著突起的表面延伸，而另一部分沿著半導體納米線的豎直側(cè)壁延伸。13.根據(jù)權(quán)利要求8所述的CMOS器件，其中，支撐部分別設(shè)于第一半導體納米線和第二半導體納米線各自沿其縱向延伸方向的端部。14.根據(jù)權(quán)利要求2所述的CMOS器件，其中，第一和第二半導體納米線包括Si，第一半導體層、第二半導體層包括Ge、SiGe或I II_V族化合物半導體。15.—種制造互補金屬氧化物半導體(CMOS)器件的方法，包括: 在襯底上形成P型器件和η型器件， 其中，形成P型器件和η型器件之一包括: 在襯底上形成沿彎曲的縱向延伸方向延伸的第一鰭狀結(jié)構(gòu)； 在形成有第一鰭狀結(jié)構(gòu)的襯底上形成第一支撐層，并將該第一支撐層構(gòu)圖為從襯底表面延伸至第一鰭狀結(jié)構(gòu)的表面并因此將第一鰭狀結(jié)構(gòu)與襯底在物理上連接的第一支撐部；去除第一鰭狀結(jié)構(gòu)靠近襯底的一部分，以形成與襯底分離的第一半導體納米線； 以第一半導體納米線為種子層，生長第一半導體層； 形成隔離層，其中隔離層露出第一半導體層；以及 在隔離層上形成與第一半導體層相交的第一柵堆疊。16.根據(jù)權(quán)利要求15所述的方法，其中，形成P型器件和η型器件中另一個包括: 在襯底上形成沿彎曲的縱向延伸方向延伸的第二鰭狀結(jié)構(gòu)； 在形成有第二鰭狀結(jié)構(gòu)的襯底上形成第二支撐層，并將該第二支撐層構(gòu)圖為從襯底表面延伸至第二鰭狀結(jié)構(gòu)的表面并因此將第二鰭狀結(jié)構(gòu)與襯底在物理上連接的第二支撐部；去除第二鰭狀結(jié)構(gòu)靠近襯底的一部分，以形成與襯底分離的第二半導體納米線； 以第二半導體納米線為種子層，生長第二半導體層，其中隔離層露出第二半導體層；以及 在隔離層上形成與第二半導體層相交的第二柵堆疊。17.根據(jù)權(quán)利要求16所述的方法，其中，第一鰭狀結(jié)構(gòu)和第二鰭狀結(jié)構(gòu)是一體形成的。18.根據(jù)權(quán)利要求17所述的方法，其中，第一鰭狀結(jié)構(gòu)和第二鰭狀結(jié)構(gòu)一體形成為C形或S形。19.根據(jù)權(quán)利要求17所述的方法，其中，第一支撐層和第二支撐層是相同的層，且將該支撐層構(gòu)圖為使得第一支撐部和第二支撐部分別位于一體形成的第一鰭狀結(jié)構(gòu)和第二鰭狀結(jié)構(gòu)的組合沿其縱向延伸方向的兩側(cè)端部。20.根據(jù)權(quán)利要求17所述的方法，其中，形成第一半導體納米線和第二半導體納米線包括:去除一體形成的第一鰭狀結(jié)構(gòu)和第二鰭狀結(jié)構(gòu)的組合靠近襯底的一部分，從而同時形成第一半導體納米線和第二半導體納米線。21.根據(jù)權(quán)利要求20所述的方法，其中， 生長第一半導體層包括:遮蔽第二半導體納米線或第二半導體層，以第一半導體納米線為種子層進行生長； 生長第二半導體層包括:遮蔽第一半導體納米線或第一半導體層，以第二半導體納米線為種子層進行生長。22.根據(jù)權(quán)利要求20所述的方法，其中，一體形成的第一鰭狀結(jié)構(gòu)和第二鰭狀結(jié)構(gòu)的組合包括在襯底上依次形成的犧牲層和半導體納米線材料層的疊層。23.根據(jù)權(quán)利要求22所述的方法，其中，去除一體形成的第一鰭狀結(jié)構(gòu)和第二鰭狀結(jié)構(gòu)的組合靠近襯底的一部分包括:選擇性去除犧牲層。24.根據(jù)權(quán)利要求16所述的方法，其中，通過選擇性生長，來生長第一半導體層和第二半導體層。25.根據(jù)權(quán)利要求17所述的方法，還包括: 在P型器件與η型器件之間的位置處，切斷半導體納米線以及之上形成的第一半導體層及第二半導體層。26.根據(jù)權(quán)利要求17所述的方法，還包括: 在P型器件與η型器件之間支撐層的位置，切斷半導體納米線以及之上形成的第一半導體層及第二半導體層。27.—種電子設(shè)備，包括由如權(quán)利要求1?14中任一項所述的CMOS器件形成的集成電路。28.根據(jù)權(quán)利要求27所述的電子設(shè)備，還包括:與所述集成電路配合的顯示器以及與所述集成電路配合的無線收發(fā)器。
【文檔編號】H01L27/092GK105870062SQ201610438633
【公開日】2016年8月17日
【申請日】2016年6月17日
【發(fā)明人】朱慧瓏
【申請人】中國科學院微電子研究所